Moores Gesetz in Transition

Wenn wir noch einmal die Bestätigung, dass der Umstellung auf den nächsten Schritt in Moores Gesetz ist schwieriger geworden benötigt, um Intels Ankündigung letzte Woche, dass seine 10nm-Chips würden verzögert werden, bis die zweite Hälfte des Jahres 2017 scheint der Fall bewährt haben. , Jüngsten Ankündigungen aus einer Schar von anderen Unternehmen in der vergangenen Woche Semicon West-Konferenz zeigen jedoch, dass die Berichte des Gesetzes Tod wurden stark übertrieben.

Intel CEO Brian Krzanich angekündigt, die 10 nm Verzögerung während der zweiten Quartal einen Gewinn Anruf des Unternehmens. Die Chips hatten zuvor gegen Ende des nächsten Jahres erwartet worden frühen 2017. Inzwischen hat das Unternehmen die zweite 14 nm Linien die sechste Generation Core-Prozessor bekannt Skylake-war qualifiziert und sollten Lieferung in diesem Quartal (nach der Einführung der ersten beginnen 14nm-Produkte, wie Broadwell am Ende des letzten Jahres bekannt ist, in einer einzigen Version und im weiteren Sinne zu Beginn dieses Jahres). Nach Krzanich, wird es eine weitere 14nm Chip-Familie als Kaby See bekannt sein, gebaut mit Skylake Architektur mit einigen Performance-Verbesserungen, durch die im zweiten Halbjahr 2016, während der ersten 10 nm Produkt, wie Cannonlake bekannt ist nun eingestellt, um in die ankommen zweiten Halbjahr 2017.

Erinnern daran, daß der Übergang von 22nm bis 14nm wurde ähnlich verzögert, Krzanich Berufung auf die Schwierigkeit der Lithographie und der Anzahl der Mehrstrukturierungsschritte erforderlich, beim Wechsel zu jedem neuen Knoten als Ursache der Verzögerung. Er bemerkte, dass Intel geht davon aus, 10nm-Chips nicht mit EUV-Lithografie (EUV) Technologie, die dieses die längste Zeit in der Chipherstellung macht ohne einen Übergang zu einer weiterentwickelten Form der Lithographie hergestellt werden.

Insgesamt, sagte er, wird Intel nun davon aus, es wird 2,5 Jahre zwischen Prozessknoten zu nehmen (beachten Sie, dass Intel ausgeliefert den ersten 22-nm "Ivy Bridge" Chips im Frühjahr 2012).

Krzanich fuhr fort zu sagen, dass, wie Intel bewegt sich von 10 nm bis 7 nm, werden sie "immer danach streben, wieder auf zwei Jahre zu erhalten" zwischen den Knoten. Und er sagte, Intel würde die Laufzeit von EUV überwachen, Veränderungen in den Materialwissenschaften und der Komplexität des Produkts bei ihrer Zeit Entscheidung.

TSMC 10nm bekräftigt, Anfang 2017

Wenn all das deutet darauf hin, das Moore'sche Gesetz verlangsamt, die Nachrichten aus Halbleiter-Foundries, die das Herstellen Chips für Fabless-Halbleiter-Unternehmen wie Qualcomm, MediaTek und Nvidia, zeigt an, dass sich die Dinge zu beschleunigen. Oder zumindest, dass sie die Lücke ein wenig mit Intel.

Taiwan Semiconductor Manufacturing Corp. (TSMC), der weltweit größten Gießerei, sagte, es sei auf dem Weg, 10 nm im ersten Quartal versendet 2017. TSMC sagte, es begann die Serienproduktion der ersten 16nm FinFET-Prozessoren im zweiten Quartal, mit Sendungen ab diesem Monat. (Das bedeutet, Lieferungen an Kunden TSMC, keine Endbenutzer, wir haben nicht so ein Chip im Endprodukt ausgeliefert noch nicht gesehen, aber wir erwarten, dass in den nächsten Monaten.)

TSMC Co-CEO Mark Liu sagte, dass seine 10nm Prozess auf dem richtigen Weg mit echten Produktauslieferung Anfang 2017. Er sagte, die 10 nm Teile werden 15% schneller bei der gleichen Gesamtleistung, oder nutzen Sie 35% weniger Strom mit der gleichen Geschwindigkeit, mit mehr als das Doppelte der Gate Dichte des 16nm Prozesses.

Wenn das alles zu Stande kommt, könnten Produkte auf TSMC 10nm-Verfahren hergestellt werden, ein Viertel oder so zu vermarkten, bevor die auf Intels 10nm Verfahren hergestellt, das eine große Wende in der Branche wäre. Beachten Sie jedoch, dass TSMC hat Verzögerungen in der Vergangenheit angekündigt: Vor etwas mehr als einem Jahr, sagte, es erwartet, Risiko Produktion von 10 nm bis zum Ende des Jahres 2015 zu starten, und aggressiver Geschwindigkeit und Leistung Ziele zitiert.

Inzwischen hat die anderen großen Spitzen Chip Foundry, Samsung, sagte, sie werde die Massenproduktion von 10nm-Chips durch die Ende 2016 ausgeliefert Samsung seine erste 14nm FinFET-Produkt, den Exynos 7 Octa zu Beginn dieses Jahres in seiner Galaxy S6 Telefone starten. Das war nur leicht nach Intels erster 14nm Volumen Sendungen (auch wenn die beiden Prozesse sind ein bisschen anders), eine große Veränderung aus der Zeit, als Intel hatte eine lange Führung in der Verfahrenstechnik.

Samsung hat auch lizenziert seine 14nm-Technologie, um Globalfoundries, die sagte, sie werde im Volumen Rampe der 14nm-Technologie noch in diesem Jahr. Kunden Globalfoundries gehören AMD, die es plant, in verschiedenen Produkten im Laufe des Jahres 2016 ausrollen 14nm FinFET-Technologie behauptet, und hat vor kurzem von IBM-Chip-Herstellung Geschäft erworben.

Globalfoundries bietet 22-nm-SOI-FD-

Globalfoundries plant auch, eine andere Lösung namens 22-nm-SOI-FD (vollständig verarmte Silizium-auf-Isolator), letzte Woche angekündigt, bieten. Dieses Verfahren verwendet herkömmliche planare Transistoren, anstatt 3D FinFETs, hier aber auf eine andere Art von Wafer als SOI bekannt hergestellt werden. Globalfoundries behauptet, dass mit diesem Ansatz kann es Chips, die eine bessere Leistung und geringere Leistung liefern als die üblicherweise verwendeten 28-nm-Prozess bei planaren vergleichbaren Kosten (und wesentlich geringeren Kosten als 14nm FinFET, die viele mehr Durchgänge mit 193 nm Immersions-Lithographie erfordern) zu produzieren. Globalfoundries, sagt das Verfahren zu einer 20% kleineren Chipgröße im Vergleich zu den 28-nm.

Während die fab sagt FinFET bieten mehr Leistung und sind in einigen Anwendungen benötigt wird, glaubt, dass es das neue Verfahren eignet sich auch für Mainstream-Handy, Internet der Dinge, RF, und Netzwerkmarkt. Verglichen mit 14nm FinFET-Produkte, sagt Globalfound erfordert das Verfahren fast 50% weniger Immersionslithographie Schichten, die Kosten zu reduzieren wird.

Weiter stromabwärts, IBM und seine Partner vor kurzem angekündigt, sie produziert 7nm Testchips in einem Labor, aber natürlich gibt es einen langen Weg zwischen Labor und Serienfertigung.

Semicon West Shows New Tools

Die Zukunft der Chipherstellung war auch ein Thema in der vergangenen Woche Semicon West-Konferenz, in dem Hersteller von Halbleiter-Fertigungsanlagen erörterten die Fortschritte, die sie auf einer neuen Technologie gemacht haben.

Es scheint allgemeiner Konsens über die Logik-Roadmap sein, obwohl der Zeitpunkt ist unklar. Der nächste Schritt ist wahrscheinlich ein Übergang zu alternativen Materialien, insbesondere neue Kanalmaterialien (wie die von IBM in seinen 7nm Testchip verwendet wird), wie zum Beispiel Silizium-Germanium (SiGe) und Indium-Gallium-Arsenid (InGaAs) betragen. Der Gedanke ist, dass solche Materialien wird die Verwendung von FinFET-Designs für ein paar Generationen Gate-Rundum-Transistoren manchmal auch als Nanodrähte irgendwo um die 5 nm-Knoten erweitern, und dann wird die Branche könnte zu einer neuen Transistorstruktur insgesamt zu verschieben, vielleicht.

In der Lithographie, ASML, sagte sein Ziel für die EUV-Ausrüstung ist 1.000 Wafern pro Tag bei einer Verfügbarkeit von 50%, und auch, dass es immer noch auf Ziel EUV bereit 7nm Produktion zu müssen, obwohl es nur für vielleicht fünf bis 10 kritischen Schichten verwendet werden und 193 nm-Lithographie immer noch den Großteil der Arbeit zu tun. Nachdem zuvor bekannt gegeben, dass eine ungenannte US-Kunden angenommen, dass Intel sein, die von fast allen Beobachtern-zugestimmt hatte 15 EUV-Lithographie-Tools zu kaufen, bestätigt ASML, dass Intel hat tatsächlich gekauft sechs Systeme, mit zwei in diesem Jahr ausgeliefert werden.

Während sich die Diskussion des Moores Gesetz ist um Logikchips wurden, sollte beachtet werden, dass Speicherchips auch im Übergang. DRAM schrumpft dramatisch verlangsamt. Die meisten Entscheidungsträger sind jetzt bei der Umstellung auf DRAM mit vielleicht ein oder zwei weitere Generation nach links zu gehen 20 nm. Darüber hinausgehende Fortschritte in der Dichte oder Kosten müssen dann von zusätzlichen Produktionskapazitäten, größerer Wafer (450mm), 3D-Chip-Stacking (Hybrid Würfel der Erinnerung), oder vielleicht irgendwann eine neue Art von Speicher ganz wie MRAM kommen.

Auf NAND-Flash-Speicher, ist die Situation etwas anders. NAND-Flash-Speicher ist bereits unterhalb 20 nm und wie DRAM, ist der Platz ausgeführt wird, viel weiter zu skalieren, aber in diesem Fall gibt es eine klare Alternative. Das heiße Thema ist die 3D-NAND, die mehrere Schichten aus Speicherzellen mit sehr dünnen, gleichförmigen Filmen hergestellt verwendet. Der Strukturgrößen der einzelnen Zellen müssen nicht mehr so ​​klein zu sein (sie bekommen entspannt wieder auf etwa 40-50nm), aber die Dichte weiterhin maßstabs potenziell 1 Terabit auf einem Chip-durch Hinzufügen von mehr Schichten. Die Lithographie ist viel einfacher, aber es erweiterte, auf atomarer Ebene Werkzeuge zum Abscheiden und Ätzen diese Speicherarrays benötigt.

Samsung ist bereits in Serienproduktion, und seine zweite Generation der 3D-NAND mit 32 Lagen kann bis zu 128 GB (16 GB) auf einem einzigen Chip zu packen. Diese Woche Samsung angekündigt, eine neue Generation von 6Gbps Enterprise-SSDs, die bis zu 3.86TB von Daten in einem 2,5-Zoll-Formfaktor gespeichert werden können, unter Verwendung dieser 128Gb-Chips. Sowohl die Micron / Intel-Allianz und SK Hynix wird erwartet, dass die Massenproduktion von 3D-NAND noch in diesem Jahr starten. Micron und Intel behaupten, dass ihre Luftspalt-Technologie ermöglicht es ihnen, dichtere Chips zu machen, beginnend bei 256 GB und 384Gb, während SK Hynix plant, 36 Schichten, gefolgt von 48 Schichten im nächsten Jahr zu nutzen, um die Dichte zu skalieren. Toshiba und SanDisk wird irgendwann im nächsten Jahr folgen. Auf der Semicon West, sagte, dass die Ausrüstung Unternehmen die Umstellung auf 3D-NAND ist schneller als erwartet geschieht, und nach einigen Schätzungen, werden 15 Prozent der Kapazität der Welt von Bits, die durch das Ende des Jahres verschoben haben.